CV/g的增加與粉末粒度的減小和粉末純度的增加相關。在電容器設計中使用這些材料是一個復雜的研究領域，需要大量的研發(fā)投資。減小鉭電容器設計尺寸的另一個重要因素是高效封裝技術的發(fā)展。行業(yè)中使用的常見封裝技術是引線框架設計。這種結(jié)構(gòu)具有較高的制造效率，可以降低成本，提高生產(chǎn)能力。對于不受空間限制的應用，這些設備仍然是一個可行的解決方案。VishayMAP結(jié)構(gòu)的另一個好處是減少了ESL。通過最小化電流回路，ESL可以顯著降低。

CV/g的增加與粉末粒度的減小和粉末純度的增加相關。在電容器設計中使用這些材料是一個復雜的研究領域，需要大量的研發(fā)投資。減小鉭電容器設計尺寸的另一個重要因素是高效封裝技術的發(fā)展。行業(yè)中使用的常見封裝技術是引線框架設計。這種結(jié)構(gòu)具有較高的制造效率，可以降低成本，提高生產(chǎn)能力。對于不受空間限制的應用，這些設備仍然是一個可行的解決方案。

然而，在許多電子系統(tǒng)中，增加密度是一個主要的設計標準，減小元件尺寸的能力是一個重要的優(yōu)勢。這方面，廠商在封裝技術上取得了一定的進步。與標準引線框架結(jié)構(gòu)相比，無鉛框架設計提高了體積效率。通過減小提供外部連接所需的機械結(jié)構(gòu)的尺寸，這些設備可以利用額外的可用空間來增加電容元件的尺寸，從而增加電容和/或電壓。

在新一代封裝技術中，威世的專利多陣列封裝（MAP）結(jié)構(gòu)通過在封裝端部使用金屬化層來提供外部連接，進一步提高了體積效率。這種結(jié)構(gòu)通過完全消除內(nèi)部陽極連接，使現(xiàn)有體積內(nèi)的電容元件的尺寸最大化。為了進一步說明容積效率的提高，電容元件的體積增加了60%以上。該增加可用于優(yōu)化器件以增加電容和/或電壓、降低DCL和提高可靠性。

VishayMAP結(jié)構(gòu)的另一個好處是減少了ESL。MAP結(jié)構(gòu)通過消除回路封裝的機械引線框架，可以顯著減小現(xiàn)有電流環(huán)的尺寸。通過最小化電流回路，ESL可以顯著降低。與標準引線框架結(jié)構(gòu)相比，ESL的降低可高達30（%）。ESL的減少對應于自諧振頻率的增加，這可以擴大電容器的工作頻率范圍。

本文標簽：電容 電容知識 電容特性 電容材料 鉭電容 上一篇：聚合物鉭電容和普通鉭電容 下一篇：電解電容器損壞原因